Apgalvojumi var piekļūt arī statiskiem mainīgajiem, kas definēti klasēs; tomēr piekļuve dinamiskajiem vai rand mainīgajiem ir nelikumīga. Vienlaicīgi apgalvojumi klasēs ir nelikumīgi, taču var rakstīt tikai moduļos, SystemVerilog saskarnēs un SystemVerilog pārbaudītājos2.
Kāds ir SystemVerilog apgalvojumu veids?
Pakalpojumā SystemVerilog ir divu veidu apgalvojumi: tūlītējs (apgalvot) un vienlaikus (apgalvot īpašums). Aptvēruma paziņojumi (pārklājuma rekvizīti) ir vienlaicīgi, un tiem ir tāda pati sintakse kā vienlaicīgiem apgalvojumiem, kā arī pieņemtajiem īpašību paziņojumiem.
Kas ir SystemVerilog apgalvojums?
SystemVerilog Assertions (SVA) būtībā ir valodas konstrukcija, kas nodrošina jaudīgu alternatīvu veidu, kā rakstīt ierobežojumus, pārbaudītājus un pārklājuma punktus jūsu dizainam. Tas ļauj izteikt noteikumus (t.i., angļu valodas teikumus) dizaina specifikācijā SystemVerilog formātā, ko var saprast rīki.
Kas ir secība, ko izmanto SystemVerilog apgalvojumu rakstīšanai?
Būlas izteiksmes notikumi, kas tiek novērtēti noteiktā laika periodā, ietverot vienu/vairākus pulksteņa ciklus. SVA nodrošina atslēgvārdu, kas attēlo šos notikumus, ko sauc par “secību”.
Kāpēc mums ir nepieciešami apgalvojumi SV?
SystemVerilog apgalvojumi (SVA) veido svarīgu SystemVerilog apakškopu, un tādējādi tos var ieviest esošajās Verilog un VHDL dizaina plūsmās. Apgalvojumi galvenokārt tiek izmantoti, lai apstiprinātu dizaina darbību.
